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[첨단산업인재양성 부트캠프] ETRI 실무위주 설계실습 몰입교육 참가신청 (전체마감)

페이지 정보

  • 작성자
  • 이계선
  • 작성일
  • 24-11-19 14:57
  • 첨부파일

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첨단산업인재양성부트캠프사업에서 산업계에서 요구하는 실무 인재를 양성하기 위하여 실무역량 강화 교육과정을 협업기관인 ETRI와 함께 진행하려 합니다. 


본 교육은 실무위주의 설계실습 몰입교육이오니, 많은 관심 가져주시고 신청해주시기 바랍니다.  



- 교육명: 

    1.  Verilog HDL[다양한 회로설계 FPGA]-마감
    2.  Chip synthesis[회로합성] & STA 분석-마감      
    3. [아날로그] Full custom Layout - 마감



- 교육시간: 8일 (7~8시간교육/1일 + 2일간 개인실습), 
                이론 60시간 실습 20시간 (*일일 교육 종료 후 자율진행)
       (* 출석 80% 이상 만족시 이수)


- 본강좌 수강 전, 선행 온라인 강의가 12/9(월) 부터 시작되오니, 잊지 마시고 꼭 사전 수강 진행해주시기 바랍니다. 

  온라인 강좌는 홈페이지(https://www.asic.net/index.do) 내강의실에서 시청 가능합니다.


- 교육기간 및 장소: 

      1.  Verilog HDL[다양한 회로설계 FPGA] :  1/2(목) ~ 1/13(월), 오전 9시~ 오후 5시 또는 오후 6시
                                                               ETRI 수도권연구본부 2층 203호 (분당구 대왕판교로 712번길 22 글로벌 R&D센터 A동)


      2.  Chip synthesis[회로합성] & STA 분석 : 1/2(목) ~ 1/13(월), 오전 9시~ 오후 5시 또는 오후 6시

                                                               ETRI 수도권연구본부 2층 210호(분당구 대왕판교로 712번길 22 글로벌 R&D센터 A동)


      3. [아날로그] Full custom Layout :          1/14(화) ~ 1/23(목), 오전 9시~ 오후 5시 또는 오후 6시

                                                               ETRI 수도권연구본부 2층 203호(분당구 대왕판교로 712번길 22 글로벌 R&D센터 A동)


- 교육장소: 판교 SW-SoC융합아카데미 

- 교육비: 사업단에서 전액 지원


- 신청기간: ~ 11/28(목), 단, 신청인원 수용가능인원 초과시 조기마감될 수 있음 


- 별별신청하러가기 클릭!!별별



- 마감된 교육 참가학생 명단


      1.  Verilog HDL[다양한 회로설계 FPGA]


            최*성     32194731

            김*빈     32200643

            김*연     32211184


     2.  Chip synthesis[회로합성] & STA


            박*빈      32201807

            오*석      32192652

            김*근      32180443


     3. [아날로그] Full custom Layout


            박*정      32211928

            최*림      32194596

            이*민      32203230



    위의 참여 학생분들께서는 SW-SoC아카데미(https://www.asic.net) 에서 회원 가입을 하신 후,
    해당 홈페이지의 id 를 kseon2@dankook.ac.kr로 회신 하여 주시기 바랍니다!!
   
  





■ 교육과정 소개 ■



 1.   Verilog HDL[다양한 회로설계 FPGA] 

일차

강의 및 실습 내용

1일차

1. HDL을 이용한 디지털 설계 개요

2. Verilog HDL을 이용한 조합·순차회로 이해

3. Verilog HDL을 이용한 회로 이해

준비사항

Tool: Vivado, Cadence OS: Windows, 기타: 교육용 교재, 실습용 FPGA 보드

2일차

1. Testbench 작성 방법

2. 구조적 프로시저 always와 initial의 이해

3. Blocking, nonblocking의 절차적 할당

4. Behavioral 모델링의 타이밍 제어

준비사항

Tool: Vivado, Cadence OS: Windows, 기타: 교육용 교재, 실습용 FPGA 보드

3일차

1. FSM(Finite State Machine)의 이해

2. FSM 요소와 구조 구하는 방법

3. Moore, Mealy machine

준비사항

Tool: Vivado, Cadence OS: Windows, 기타: 교육용 교재, 실습용 FPGA 보드

4일차

1. FPGA Architecture 소개

2. 실습용 보드 (Xilinx Ultra96v2) 구조 설명

3. 다양한 Vivado IP generation

4. User logic과 IP를 포함한 mixed 설계 구성

준비사항

Tool: Vivado, Cadence OS: Windows, 기타: 교육용 교재, 실습용 FPGA 보드

5일차

1. Digital timer 회로 설계 방법

2. Pmod 7-segment control 방법

준비사항

Tool: Vivado, Cadence OS: Windows, 기타: 교육용 교재, 실습용 FPGA 보드

6일차

1. Peripheral 통신 : SPI, UART, I2C 이해

2. UART 통신 방법 이해 및 설계

준비사항

Tool: Vivado, Cadence OS: Windows, 기타: 교육용 교재, 실습용 FPGA 보드

7일차

1. 효율적인 Coding style

2. Task & Function 이해

3. Pipeline Design 이해

4. Advanced Testbench 작성 방법

준비사항

Tool: Vivado, Cadence OS: Windows, 기타: 교육용 교재, 실습용 FPGA 보드

8일차

1. Timing Analysis 이해, ILA를 이용한 보드 디버깅, Virtual I/O를 이용한 입출력 신호 확인

2. 발표평가 및 강사 피드백

준비사항

Tool: Vivado, Cadence OS: Windows, 기타: 교육용 교재, 실습용 FPGA 보드

   




2.  Chip synthesis[회로합성] & STA 분석 

일차

강의 및 실습 내용

1일차

1. Linux 기초 및 실습

2. ASIC flow

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